| Name | Size | Modified | ||
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| verilog_exp/ | — | — | ||
| 实验3 简单时序电路设计/ | — | — | ||
| 实验5 FSM设计/ | — | — | ||
| 报告截图/ | — | — | ||
| 14级数字逻辑课设报告.doc | — | |||
| U201414803_许荣仁.doc | — | |||
| Verilog语言实验报告.docx | — | |||
| Verilog语言实验报告_v1.0_2016.doc | — | |||
| 交通灯.gliffy | — | |||
| 交通灯.png | — | |||
| 实验4 数据通路设计.docx | — | |||
| 实验5 FSM设计_新.zip | — | |||
| 第3讲 Verilog电路设计综合.pptx | — |
